今天上午在深圳搞了一場封裝沙龍，探討先進封裝的發(fā)展趨勢，來了很多產(chǎn)業(yè)大佬。紀要如下：

摩爾定律從1965年提出來后，發(fā)展了接近60年。不過自2005年后發(fā)展速度已經(jīng)放緩，但還在延續(xù)，臺積電[敏感詞]的制程已經(jīng)來到2納米。

大芯片（CPU、GPU、AI芯片）存在三座大山：面積墻、功耗墻、存儲墻。存儲墻是因為處理器速度太快，存儲DRAM帶寬增長太慢導(dǎo)致。HBM就是針對存儲強問題誕生的，DRAM和DRAM之間通過混合鍵合的方式形成，目前做的[敏感詞]的是海力士，其次是三星、美光，國內(nèi)長鑫存儲也在發(fā)力這塊。

面積墻是AI對算力要求越來越高，GPU、CPU面積越做越大，但生產(chǎn)芯片的光罩面積存在上限導(dǎo)致。

然而，芯片面積越大，制造的良率越低，芯片的成本越高。

芯片算力越高，功耗越大，功耗墻問題始終存在。

AI大模型對訓(xùn)練算力的需求：一是永無止境，多多益善，算力越大，大模型優(yōu)化越好；二是算力提升的速度遠超摩爾定律的發(fā)展，所以GPU芯片需求很旺盛，僅靠傳統(tǒng)的制程微縮難以滿足AI算力需求。

先進封裝就是當(dāng)下提升算力、帶寬以及解決存儲墻、功耗墻和面積墻的重要方式之一。2.5D/3D等先進封裝未來的需求很旺盛。

當(dāng)前，先進封裝市場仍然被日月光、安靠、臺積電等主導(dǎo)。

2.5D/3D先進封裝未來的發(fā)展趨勢：bump做小，bump之間的間距做小，布線的線寬線距做小，W2W、D2W、D2D的堆疊間距做小。

2.5D/3D先進封裝的核心技術(shù)包括bump、TSV、RDL等。

由于AI算力需求爆發(fā)，臺積電的COWOS封裝當(dāng)前供不應(yīng)求，還在持續(xù)擴產(chǎn)。

HBM技術(shù)解決了內(nèi)存的帶寬問題，特點是高速、高帶寬，能夠滿足大模型訓(xùn)練要求，目前已經(jīng)演進到第四代。HBM的核心技術(shù)包括TSV、BUMP、Wafer支撐系統(tǒng)、芯片堆疊/底部填充、鍵合等。

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