關于WLCSP晶圓級芯片封裝技術介紹

發(fā)布時間：2022-04-02作者來源：大印藍海科技瀏覽：18713

WLCSP（Wafer Level Chip Scale Packaging）是一種晶圓級芯片封裝方式，有別于傳統(tǒng)的芯片封裝方式（切割、封裝、測試，封裝后原始芯片數(shù)量會增加至少20%）。整個晶圓封裝測試后，切割成單個IC顆粒，因此封裝體積與IC裸片原始尺寸相同。 WLCSP封裝方式不僅顯著減小了內存模塊的尺寸，還滿足了移動設備對體空間的高密度要求。另一方面，在性能方面，也提升了數(shù)據(jù)傳輸?shù)乃俣群头€(wěn)定性。

WLCSP的特性優(yōu)點
－原芯片尺寸最小封裝方式：
WLCSP晶圓級芯片封裝方式的[敏感詞]特點便是有效地縮減封裝體積，故可搭配于行動裝置上而符合可攜式產品輕薄短小的特性需求。

－數(shù)據(jù)傳輸路徑短、穩(wěn)定性高：
采用WLCSP封裝時，由于電路布線的線路短且厚（標示A至B的黃線），故可有效增加數(shù)據(jù)傳輸?shù)念l寛減少電流耗損，也提升數(shù)據(jù)傳輸?shù)姆€(wěn)定性。
散熱特性佳
由于WLCSP少了傳統(tǒng)密封的塑料或陶瓷包裝，故IC芯片運算時的熱能便能有效地發(fā)散，而不致增加主機體的溫度，而此特點對于行動裝置的散熱問題助益極大。

WLCSP可以被分成兩種結構類型：直接BOP（bump On pad）和重新布線(RDL)。

BOP即錫球直接長在die的Al pad上，而有的時候，如果出現(xiàn)引出錫球的pad靠的較近，不方便出球，則用重新布線（RDL）將solder ball引到旁邊。

最早的WLCSP是Fan-In，bump全部長在die上，而die和pad的連接主要就是靠RDL的metal line，封裝后的IC幾乎和die面積接近。Fan-out，bump可以長到die外面，封裝后IC也較die面積大（1.2倍）。

Fan-in: 如下流程為Fan-in的RDL制作過程。

Fan-Out: 先將die從晶圓上切割下來，倒置粘在載板上（Carrier）。此時載板和die粘合起來形成了一個新的wafer，叫做重組晶圓（Reconstituted Wafer）。在重組晶圓中，再曝光長RDL。

Fan-in和Fan-out 對比如下，從流程上看，F(xiàn)an-out除了重組晶圓外，其他步驟與Fan-in RDL基本一致。

延展閱讀

一、WLP晶圓級封裝VS傳統(tǒng)封裝

在傳統(tǒng)晶圓封裝中，是將成品晶圓切割成單個芯片，然后再進行黏合封裝。不同于傳統(tǒng)封裝工藝，晶圓級封裝是在芯片還在晶圓上的時候就對芯片進行封裝，保護層可以黏接在晶圓的頂部或底部，然后連接電路，再將晶圓切成單個芯片。

相比于傳統(tǒng)封裝，晶圓級封裝具有以下優(yōu)點：

1、封裝尺寸小

由于沒有引線、鍵合和塑膠工藝，封裝無需向芯片外擴展，使得WLP的封裝尺寸幾乎等于芯片尺寸。

2、高傳輸速度

與傳統(tǒng)金屬引線產品相比，WLP一般有較短的連接線路，在高效能要求如高頻下，會有較好的表現(xiàn)。

3、高密度連接

WLP可運用數(shù)組式連接，芯片和電路板之間連接不限制于芯片四周，提高單位面積的連接密度。

4、生產周期短

WLP從芯片制造到、封裝到成品的整個過程中，中間環(huán)節(jié)大大減少，生產效率高，周期縮短很多。

5、工藝成本低

WLP是在硅片層面上完成封裝測試的，以批量化的生產方式達到成本最小化的目標。WLP的成本取決于每個硅片上合格芯片的數(shù)量，芯片設計尺寸減小和硅片尺寸增大的發(fā)展趨勢使得單個器件封裝的成本相應地減少。WLP可充分利用晶圓制造設備，生產設施費用低。

二、晶圓級封裝的工藝流程

WLP工藝流程

晶圓級封裝工藝流程如圖所示：

1、涂覆[敏感詞]層聚合物薄膜，以加強芯片的鈍化層，起到應力緩沖的作用。聚合物種類有光敏聚酰亞胺（PI）、苯并環(huán)丁烯（BCB）、聚苯并惡唑（PBO）。

2、重布線層（RDL）是對芯片的鋁/銅焊區(qū)位置重新布局，使新焊區(qū)滿足對焊料球最小間距的要求，并使新焊區(qū)按照陣列排布。光刻膠作為選擇性電鍍的模板以規(guī)劃RDL的線路圖形，最后濕法蝕刻去除光刻膠和濺射層。

3、涂覆第二層聚合物薄膜，是圓片表面平坦化并保護RDL層。在第二層聚合物薄膜光刻出新焊區(qū)位置。

4、凸點下金屬層（UBM）采用和RDL一樣的工藝流程制作。

5、植球。焊膏和焊料球通過掩膜板進行準確定位，將焊料球放置于UBM上，放入回流爐中，焊料經回流融化與UBM形成良好的浸潤結合，達到良好的焊接效果。

三、晶圓級封裝的發(fā)展趨勢

隨著電子產品不斷升級換代，智能手機、5G、AI等新興市場對封裝技術提出了更高要求，使得封裝技術朝著高度集成、三維、超細節(jié)距互連等方向發(fā)展。晶圓級封裝技術可以減小芯片尺寸、布線長度、焊球間距等，因此可以提高集成電路的集成度、處理器的速度等，降低功耗，提高可靠性，順應了電子產品日益輕薄短小、低成本的發(fā)展要需求。

晶圓級封裝技術要不斷降低成本，提高可靠性水平，擴大在大型IC方面的應用：

1、通過減少WLP的層數(shù)降低工藝成本，縮短工藝時間，主要是針對I/O少、芯片尺寸小的產品。

2、通過新材料應用提高WLP的性能和可靠度。主要針對I/O多、芯片尺寸大的產品。

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