引言

信號鏈是連接真實世界和數(shù)字世界的橋梁。隨著ADC采樣率和采樣精度的提升，接口芯片的信號傳輸速度也越來越快，高速信號傳輸?shù)母鞣N挑戰(zhàn)慢慢浮現(xiàn)出來了。相比傳統(tǒng)的CMOS傳輸技術(shù)，在信號鏈中引入LVDS或JESD204B，可以實現(xiàn)更高的信號傳輸速率，更低的功耗，具備更好的抗干擾性 (信噪比更佳)，而且線束數(shù)量會大幅降低。

什么是LVDS和JES204B?

LVDS（Low-Voltage Differential Signaling ,低電壓差分信號）是美國國家半導體（National Semiconductor, NS，現(xiàn)TI）于1994年提出的一種信號傳輸模式的電平標準，它采用極低的電壓擺幅傳輸高速差分數(shù)據(jù)，可以實現(xiàn)點對點或一點對多點的連接，具有低功耗、低誤碼率、低串擾等優(yōu)點，已經(jīng)被廣泛應用于串行高速數(shù)據(jù)通訊的各個場合，比較廣為人知的有筆記本電腦的液晶顯示，數(shù)據(jù)轉(zhuǎn)換器(ADC/DAC)的高速數(shù)字信號傳輸，汽車電子的視頻碼流傳輸?shù)取?/span>

JESD204是標準化組織JEDEC，針對數(shù)據(jù)轉(zhuǎn)換器（ADC和DAC）和邏輯器件(FGPA)之間進行數(shù)據(jù)傳輸，而制定的高速串行接口。JESD204采用CML (Current-Mode Logic) 技術(shù)來傳輸信號，該標準的 B 修訂版支持高達 12.5 Gbps串行數(shù)據(jù)速率，并可確保 JESD204 鏈路具有可重復的確定性延遲。隨著轉(zhuǎn)換器的速度和分辨率不斷提升，以及FPGA芯片對JESD204B標準的廣泛支持，JESD204在高速ADC DAC轉(zhuǎn)換器和集成RF收發(fā)器的應用中也變得更為常見。

高速信號傳輸?shù)膶嶋H應用

LVDS是一種電流驅(qū)動的高速信號，在發(fā)送端施加一個3.5mA的恒定電流源?？刂崎_關(guān)管的通斷，就可以使得發(fā)送端流向接收端的電流，在正向和反向之間不斷變化，從而在接收端的100歐姆差分負載上實現(xiàn)+/-350mV的差分電壓變化，[敏感詞]可實現(xiàn)3.125Gbps的高速數(shù)據(jù)傳輸。LVDS采用差分線的傳輸方式，會帶來幾個顯著的優(yōu)勢：

●a. 允許發(fā)送端和接收端之間存在共模電壓差異（0-2.4V范圍內(nèi)）

●b. 優(yōu)秀的抗干擾能力，信噪比[敏感詞]

●c. 極低的電壓擺幅，功耗極低

圖2. LVDS的工作方式

傳統(tǒng)的LVDS采用同步時鐘的方式，使用一對差分時鐘，為最多三對數(shù)據(jù)信號提供時鐘參考。每個時鐘周期內(nèi)，每對數(shù)據(jù)傳輸7 bits信息。需要用到SerDes芯片，在發(fā)送時，將并行信號通過并/串轉(zhuǎn)換，變成高速串行信號；在接收到高速串行信號時，使用串/并轉(zhuǎn)換，還原并行信號。

圖3. LVDS 同步時鐘為數(shù)據(jù)提供參考

現(xiàn)在使用的LVDS也支持8b/10b SerDes來實現(xiàn)更高效的信號傳輸。這種傳輸方式不再需要用到時鐘信號，只需要傳輸Data信號就可以了，節(jié)省了一對差分線。通過8b/10b編碼，將8bit有效數(shù)據(jù)映射成10bit編碼數(shù)據(jù)，這個過程中雖然增加了25%的開銷，但可以確保數(shù)據(jù)里有足夠頻繁的信號跳變。

在收到信號后，通過鎖相環(huán)(PLL)從數(shù)據(jù)里恢復出時鐘。這種傳輸架構(gòu)稱之為嵌入式時鐘(Embeded Clock)。8b/10b編碼還可以讓傳輸信號實現(xiàn)直流平衡(DC Balance)，即1的個數(shù)和0的個數(shù)基本維持相等。直流平衡的傳輸鏈路可以串聯(lián)隔直電容，提升鏈路的噪聲和抖動性能。嵌入式時鐘和8b/10b被廣泛用于工業(yè)高速傳輸標準，比如PCIe，SATA, USB3等，也包括JESD204 (CML)。

圖4. LVDS內(nèi)嵌時鐘的工作方式（圖片來源TI）

不同于LVDS的是, CML(Current-Mode Logic)采用電壓驅(qū)動的方式，在源端施加一個恒定的電壓Vcc。通過控制開關(guān)管的通斷，接收端就可以得到變化的差分電壓。CML使用嵌入式時鐘和8b/10b編碼，工作電壓比LVDS更高，同時在發(fā)送和接收芯片里使用均衡技術(shù)，以確保高速、長距離傳輸時仍具有很優(yōu)秀的誤碼率。使用CML技術(shù)的JESD204B可支持高達12.5Gbps的data rate，其[敏感詞]的C版本甚至可以支持高達32Gbps data rate。

圖5. CML信號傳輸方式

那么我們在設計高速接口芯片時，到底應該使用LVDS還是CML(JESD204)呢？簡單的原則是，CML速率更高，而LVDS則功耗更低。

圖6. LVDS和CML的選擇

當Data Rate低于2Gbps時，LVDS的應用更為廣泛，其功耗更低，抗干擾強，較寬的共模電壓范圍讓互連的要求變得很低。LVDS還有支持多點互連的M-LVDS和B-LVDS標準，可以多節(jié)點互連，應用場景非常豐富。當Data rate高于3.125Gbps就必須要使用CML了。當Data Rate在2G到3.125Gbps之間時，要綜合考慮功能性，性能，和功耗的平衡。比如說傳輸距離較長，但信號品質(zhì)要求又很高的時候，考慮用CML；傳輸距離較短，要求長續(xù)航，低功耗的時候，考慮用LVDS。

JESD204 是什么？

2006年4月，JESD204最初版本發(fā)布。該版本描述了轉(zhuǎn)換器和接收器（通常是FPGA或ASIC）之間數(shù)Gb的串行數(shù)據(jù)鏈路。在 JESD204的最初版本中，串行數(shù)據(jù)鏈路被定義為一個或多個轉(zhuǎn)換器和接收器之間的單串行通道。圖7給出了圖形說明。圖中的通道代表 M 轉(zhuǎn)換器和接收器之間的物理接口，該接口由采用電流模式邏輯(CML)驅(qū)動器和接收器的差分對組成。所示鏈路是轉(zhuǎn)換器和接收器之間的串行數(shù)據(jù)鏈路。幀時鐘同時路由至轉(zhuǎn)換器和接收器，并為器件間的JESD204鏈路提供時鐘。

圖7. JESD204最初標準

通道數(shù)據(jù)速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負載阻抗定義為100 Ω ±20%。差分電平定義為標稱800 mV峰峰 值、共模電平范圍從0.72 V至1.23 V。該鏈路利用8b/10b編碼，采用嵌入式時鐘，這樣便無需路由額外的時鐘線路，也無需考慮 相關(guān)的高數(shù)據(jù)速率下傳輸?shù)臄?shù)據(jù)與額外的時鐘信號對齊的復雜性。當JESD204標準開始越來越受歡迎時，人們開始意識到該標準需要修訂以支持多個轉(zhuǎn)換器下的多路、對齊的串行通道，以滿足轉(zhuǎn)換器日益增長的速度和分辨率。

這種認識促成了JESD204[敏感詞]個修訂版的發(fā)布，即JESD204A。此修訂版增加了支持多個轉(zhuǎn)換器下的多路對齊串行通道的能力。該版本所支持的通道數(shù)據(jù)速率依然為312.5 Mbps至3.125 Gbps，另外還保留了幀時鐘和電氣接口規(guī)范。增加了對多路對齊串行通道的支持，可讓高采樣速率和高分辨率的轉(zhuǎn)換器達到3.125 Gbps的[敏感詞]支持數(shù)據(jù)速率。圖8以圖形表示JESD204A版本中增加的功能，即支持多通道。

圖8. [敏感詞]版——JESD204A

雖然最初的JESD204標準和修訂后的JESD204A標準在性能上都比老的接口標準要高，它們依然缺少一個關(guān)鍵因素。這一缺少的因素就是鏈路上串行數(shù)據(jù)的確定延遲。對于轉(zhuǎn)換器，當接收到信號時，若要正確重建模擬域采樣信號，則關(guān)鍵是了解采樣信號和其數(shù)字表示之間的時序關(guān)系（雖然這種情況是針對ADC而言，但DAC的情況類似）。該時序關(guān)系受轉(zhuǎn)換器的延遲影響，對于ADC,它定義為輸入信號采樣邊沿的時刻直至轉(zhuǎn)換器輸出數(shù)字這段時間內(nèi)的時鐘周期數(shù)。類似地，對于DAC，延遲定義為數(shù)字信號輸入DAC的時刻直至模擬輸出開始轉(zhuǎn)變這段時間內(nèi)的 時鐘周期數(shù)。JESD204及JESD204A標準中沒有定義可確定性設置轉(zhuǎn)換器延遲和串行數(shù)字輸入/輸出的功能。另外，轉(zhuǎn)換器的速度和分辨率也不斷提升。這些因素導致了該標準的第二個版本——JESD204B。

2011年7月，第二版本標準發(fā)布，稱為JESD204B，即當前版本。修訂后的標準中，其中一個重要方面就是加入了實現(xiàn)確定延遲 的條款。此外，支持的數(shù)據(jù)速率也提升到12.5 Gbps，并劃分器件的不同速度等級。此修訂版標準使用器件時鐘作為主要時鐘源，而不是像之前版本那樣以幀時鐘作為主時鐘源。圖9表示JESD204B版本中的新增功能。

圖9. 第二個（當前）修訂版——JESD204B

在之前的JESD204標準的兩個版本中，沒有確保通過接口的確定延遲相關(guān)的條款。JESD204B修訂版糾正了這個問題。通過 提供一種機制，確保兩個上電周期之間以及鏈路重新同步期間，延遲是可重現(xiàn)和確定性的。其工作機制之一是：在定義明確的時刻使用SYNC~輸入信號，同時初始化所有通道中轉(zhuǎn)換器最初的通道對齊序列。另一種機制是使用SYSREF信號——一種JESD204B定義的新信號。SYSREF信號作為主時序參考，通過每個發(fā)射器和接收器的器件時鐘以及本地多幀時鐘對齊所有內(nèi)部分頻器。這有助于確保通過系統(tǒng)的確定延遲。JESD204B規(guī)范定義了三種器件子類：子類0——不支持確定性延遲；子類1——使用SYSREF的確定性延遲；子類2——使用SYNC~的確定性延遲。子類0可與JESD204A鏈路做簡單對比。子類1最初針對工作 在500MSPS或以上的轉(zhuǎn)換器，而子類2最初針對工作在500MSPS以下的轉(zhuǎn)換器。

除了確定延遲，JESD204B支持的通道數(shù)據(jù)速率上升到12.5 Gbps，并將器件劃分為三個不同的速度等級：所有三個速度等級的源 阻抗和負載阻抗相同，均定義為100 Ω ±20%。[敏感詞]速度等級與JESD204和JESD204A標準定義的通道數(shù)據(jù)速率相同，即通道數(shù)據(jù)電氣接口[敏感詞]為3.125 Gbps。JESD204B的第二速度等級定義了通道數(shù)據(jù)速率[敏感詞]為6.375 Gbps的電氣接口。該速度等級將[敏感詞] 速度等級的[敏感詞]差分電平從500 mV峰峰值降為400 mV峰峰值。JESD204B的第三速度等級定義了通道數(shù)據(jù)速率[敏感詞]為12.5 Gbps 的電氣接口。該速度等級電氣接口要求的[敏感詞]差分電平降低至360 mV峰峰值。隨著不同速度等級的通道數(shù)據(jù)速率的上升，通過降低所需驅(qū)動器的壓擺率，使得所需[敏感詞]差分電平也隨之降低，以便物理實施更為簡便。

為提供更多的靈活性，JESD204B版本采用器件時鐘而非幀時鐘。在之前的JESD204和JESD204A版本中，幀時鐘是JESD204系 統(tǒng)的[敏感詞]時間參照。幀時鐘和轉(zhuǎn)換器采樣時鐘通常是相同的。這樣就沒有足夠的靈活性，而且要將此同樣的信號路由給多個器件，并考慮不同路由路徑之間的偏斜時，就會無謂增加系統(tǒng)設計的復雜性。JESD204B中，采用器件時鐘作為JESD204系統(tǒng)每 個元件的時間參照。每個轉(zhuǎn)換器和接收器都獲得時鐘發(fā)生器電路產(chǎn)生的器件時鐘，該發(fā)生器電路負責從同一個源產(chǎn)生所有器件時鐘。這使得系統(tǒng)設計更加靈活，但是需要為給定器件指定幀時鐘和器件時鐘之間的關(guān)系。

JESD204 為什么要重視它？

就像幾年前LVDS開始取代CMOS成為轉(zhuǎn)換器數(shù)字接口技術(shù)的[敏感詞]，JESD204有望在未來數(shù)年內(nèi)以類似的方式發(fā)展。雖然CMOS技術(shù)目前還在使用中，但已基本被LVDS所取代。轉(zhuǎn)換器的速度和分辨率以及對更低功耗的要求最終使得CMOS和LVDS將不再適合轉(zhuǎn)換器。隨著CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會增大，導致更高的功耗。雖然LVDS的電流和功耗依然相對較為平坦，但接口可支持的[敏感詞]速度受到了限制。這是由于驅(qū)動器架構(gòu)以及眾多數(shù)據(jù)線路都必須全部與某個數(shù)據(jù)時鐘同步所導致的。圖10顯示一個雙通道14位ADC的CMOS、LVDS和CML輸出的不同功耗要求。

圖10. CMOS、LVDS和CML驅(qū)動器功耗比較

在大約150 MSPS至200 MSPS和14位分辨率時，就功耗而言，CML輸出驅(qū)動器的效率開始占優(yōu)。CML的優(yōu)點是：因為數(shù)據(jù)的串行化，所以對于給定的分辨率，它需要的輸出對數(shù)少于LVDS和CMOS驅(qū)動器。JESD204B接口規(guī)范所說明的CML驅(qū)動器還有一個額外的優(yōu)勢，因為當采樣速率提高并提升輸出線路速率時，該規(guī)范要求降低峰峰值電壓水平。

同樣，針對給定的轉(zhuǎn)換器分辨率和采樣率，所需的引腳數(shù)目也大為減少。顯示采用200 MSPS轉(zhuǎn)換器的三種不同接口各自的引腳數(shù)目，轉(zhuǎn)換器具有各種通道數(shù)和位分辨率。在CMOS和LVDS輸出中，假定時鐘對于各個通道數(shù)據(jù)同步，使用CML輸出時，JESD204B數(shù)據(jù)傳輸?shù)腫敏感詞]數(shù)據(jù)速率為4.0 Gbps。從該表中可以發(fā)現(xiàn)，使用CML驅(qū)動器的JESD204B優(yōu)勢十分明顯，引腳數(shù) 大為減少。

隨著轉(zhuǎn)換器速度和分辨率的提高，對于效率更高的數(shù)字接口的需求也隨之增長。隨著JESD204串行數(shù)據(jù)接口的發(fā)明，業(yè)界開始 意識到了這點。接口規(guī)范依然在不斷發(fā)展中，以提供更優(yōu)秀、更快速的方法將數(shù)據(jù)在ADC DAC轉(zhuǎn)換器和FPGA（或ASIC）之間傳輸。

JESD204B 優(yōu)勢

包括更簡單的布局以及更少的引腳數(shù)。因此它能獲得工程師的青睞和關(guān)注也就不足為奇了，它具備如下系統(tǒng)級優(yōu)勢：更小的封裝尺寸與更低的封裝成本：JESD204B 不僅采用 8b10b 編碼技術(shù)串行打包數(shù)據(jù)，而且還有助于支持高達 12.5Gbps 的數(shù)據(jù)速率。這可顯著減少數(shù)據(jù)轉(zhuǎn)換器和 FPGA 上所需的引腳數(shù)，從而可幫助縮小封裝尺寸，降低封裝成本；簡化的 PCB 布局與布線：更少的引腳數(shù)可顯著簡化 PCB 布局與布線，因為電路板上的路徑更少 …

免責聲明：本文采摘自“大印藍海科技”，本文僅代表作者個人觀點，不代表薩科微及行業(yè)觀點，只為轉(zhuǎn)載與分享，支持保護知識產(chǎn)權(quán)，轉(zhuǎn)載請注明原出處及作者，如有侵權(quán)請聯(lián)系我們刪除。