芯片制程之戰(zhàn)：超異構(gòu)突圍？

發(fā)布時(shí)間：2022-05-28作者來(lái)源：薩科微瀏覽：2549

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Intel: Meteor Lake Chiplet SoC Up and Running

說(shuō)到芯片領(lǐng)域的動(dòng)態(tài)，最近一個(gè)月內(nèi)，先是英特爾在4月宣布其[敏感詞]款采用Chiplet設(shè)計(jì)的大眾SoC“Meteor Lake” 完成通電測(cè)試。不過(guò)一個(gè)月以后，AMD公布其正在計(jì)劃加快CPU及GPU規(guī)格迭代，將全面導(dǎo)入Chiplet設(shè)計(jì)，以提高核心數(shù)量及運(yùn)算速度，此外，其新一代5nm Zen 4架構(gòu)將采用Chiplet設(shè)計(jì)。這一波超異構(gòu)、Chiplet浪潮的掀起，不僅將對(duì)英特爾和AMD產(chǎn)生深遠(yuǎn)的影響，還沖擊了整個(gè)半導(dǎo)體行業(yè)。

01先進(jìn)制程：諸神之戰(zhàn)，凡人莫及

芯片苦于制程久矣。近日，臺(tái)積電宣布開(kāi)發(fā)1.4納米工藝，晶體管尺寸逼近字面意義上的物理極限。不斷燒錢死磕制程的路線難以為繼，已成了行業(yè)公認(rèn)的事實(shí)，原因有三：[敏感詞]，性能極限：通過(guò)先進(jìn)制程微縮對(duì)芯片性能的提升覆蓋面有限；第二，技術(shù)極限：納米級(jí)的晶體管集成度和精細(xì)化程度非常高，引發(fā)了短溝道效應(yīng)和量子隧穿難題；當(dāng)然，還有最核心成本極限：

摩爾定律從技術(shù)上講或許還能繼續(xù)，但從經(jīng)濟(jì)角度講，這是行不通的。

--半導(dǎo)體行業(yè)分析師Douglas O’laughlin

從制造成本、設(shè)計(jì)成本再到量產(chǎn)成本，隨著半導(dǎo)體行業(yè)向更小的工藝節(jié)點(diǎn)遷移，先進(jìn)制程芯片的成本陡然劇增。到了5nm以下，建造一座先進(jìn)制程的晶圓廠動(dòng)輒需要上百億美元的投入，讓大部分的企業(yè)望洋興嘆。如今，縱觀全球的晶圓代工廠，實(shí)際有能力生產(chǎn)5nm以下芯片制程的企業(yè)僅剩三家：Intel，TSMC，Samsung，而芯片巨頭如聯(lián)電、格羅方德都已幾乎放棄了先進(jìn)制程的研究。先進(jìn)制程的賽道已成“諸神之戰(zhàn)，凡人莫及”，對(duì)行業(yè)生態(tài)發(fā)展造成了極大的制約。

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Chiplet Meets The Real World -- Benefits and Limits of Chiplet Designs ” (Source:AMD)

FinFET時(shí)代玩家僅剩英特爾、臺(tái)積電、三星（Source: Yole Développement)

02制程越小，性能真的越高？

先進(jìn)制程可以理解為同樣功耗、尺寸下可以獲得更好的性能。那么，真的是制程越小，芯片就越好嗎？從應(yīng)用領(lǐng)域劃分，芯片可分為民用級(jí)，工業(yè)級(jí)和軍用級(jí)。我們通常所說(shuō)的先進(jìn)制程芯片，往往應(yīng)用于如手機(jī)、平板、電腦等民用級(jí)產(chǎn)品，而工業(yè)級(jí)和軍用級(jí)芯片，甚至民用級(jí)的車規(guī)級(jí)芯片，對(duì)芯片的制程要求遠(yuǎn)沒(méi)有那么苛刻。舉例來(lái)說(shuō)，運(yùn)載火箭拉著核彈頭起飛，要求命中一萬(wàn)公里外的目標(biāo)，其所搭載的芯片是10nm還是40nm關(guān)系不大，反而更需要關(guān)注芯片在各類[敏感詞]環(huán)境下的可靠性和耐久度。

從芯片的結(jié)構(gòu)功能出發(fā)，先進(jìn)制程對(duì)芯片性能的提升，所能惠及的芯片類別主要為邏輯芯片，而非邏輯芯片（如存儲(chǔ)、模擬）在平面上的微縮，所帶來(lái)的成本優(yōu)勢(shì)從多年前就開(kāi)始減弱：

世界半導(dǎo)體貿(mào)易統(tǒng)計(jì)組織（WSTS）將所有半導(dǎo)體按照結(jié)構(gòu)功能劃分為集成電路、分立器件、光電子器件與傳感器四類：

邏輯芯片：人類芯片科技的皇冠，制作工藝復(fù)雜，如CPU、GPU、AI、MCU。受益于先進(jìn)制程技術(shù)的進(jìn)步，邏輯芯片依然沿著摩爾定律向前演進(jìn)，現(xiàn)在已經(jīng)5nm產(chǎn)線已經(jīng)量產(chǎn)，3nm已排上日程。

存儲(chǔ)芯片：與邏輯芯片相比，內(nèi)部結(jié)構(gòu)相對(duì)簡(jiǎn)單，主要分為DRAM、NAND Flash、NORFlash三類。以DRAM為例，當(dāng)制程到了18/16nm以下，繼續(xù)縮減尺寸已不再具備成本和性能方面的優(yōu)勢(shì)。

模擬芯片：我們的一切感知都可以歸結(jié)到模擬世界，參與這些信息處理的芯片就是模擬芯片；我們無(wú)法感知，但客觀存在的模擬信號(hào)處理芯片，比如微波，電信號(hào)處理芯片等，也屬于模擬范疇。模擬芯片不受制于摩爾定律和高端制程，強(qiáng)調(diào)高信噪比、低失真、低耗電、高可靠性和穩(wěn)定性，業(yè)界普遍認(rèn)為28nm~65nm為其性能最優(yōu)節(jié)點(diǎn)，制程的縮小反而可能導(dǎo)致模擬電路性能的降低；而被廣泛地應(yīng)用在IoT領(lǐng)域的傳感器和光電器件，則因?yàn)楣に嚥煌?，無(wú)法集成到CMOS中。

Limited and Divergent Scale Factors(Source: AMD)

綜上所述，先進(jìn)制程雖好，但其適用范圍也有局限性，特別是在同一個(gè)制程上安排不同類型的芯片，為芯片設(shè)計(jì)帶來(lái)了更多的挑戰(zhàn)。那么，進(jìn)入3nm及以下工藝，要如何繼續(xù)提升各類芯片性能? 種種跡象都指向了“超異構(gòu)計(jì)算”。

03超異構(gòu)計(jì)算，何以為“超”

要了解超異構(gòu)，首先要理解什么是異構(gòu)。從字面意思來(lái)看，異構(gòu)就是同構(gòu)的反義詞，即“不同的架構(gòu)或者結(jié)構(gòu)”。用核酸測(cè)試舉例，十個(gè)大白同去一個(gè)街道給居民們測(cè)核酸，計(jì)劃每人負(fù)責(zé)十分之一的居民，這就是同構(gòu)。但是在執(zhí)行過(guò)程中，大白發(fā)現(xiàn)，居民們的情況不同，有些樓棟有陽(yáng)性患者，需要上門檢測(cè)；有些居民不積極，需要多次催促；有些居民腿腳不便，需要專人攙扶；此外，還有核酸碼掃描、登記，發(fā)放抗原試劑等工作。于是，大白們根據(jù)實(shí)際需求重新劃分了工作職責(zé)，進(jìn)行人員的安排和工作的優(yōu)先級(jí)劃分，如陽(yáng)性樓棟最后采樣，從而[敏感詞]限度地提高工作效率，這就是異構(gòu)。

而“超異構(gòu)計(jì)算”，則在于超過(guò)了異構(gòu)計(jì)算的瓶頸，它可以把很多現(xiàn)有的、不同節(jié)點(diǎn)上已經(jīng)驗(yàn)證過(guò)的晶片集成在一個(gè)封裝里（經(jīng)過(guò)協(xié)調(diào)，大白和來(lái)自其他地區(qū)的民警、居委會(huì)人員、甚至外省支援的人員，共同應(yīng)對(duì)情況復(fù)雜的街道）。超異構(gòu)計(jì)算在傳統(tǒng)的異構(gòu)計(jì)算基礎(chǔ)上，通過(guò)更強(qiáng)大的模塊化Chiplet能力，封裝互連能力和軟件能力，將越來(lái)越復(fù)雜的系統(tǒng)整合成了宏系統(tǒng)芯片MSOC（Macro-System on Chip）。

Source: 2021 Architecture Day

如今，基于超異構(gòu)計(jì)算的架構(gòu)創(chuàng)新正在成為芯片巨頭們的未來(lái)驅(qū)動(dòng)力。通過(guò)一連串的收購(gòu)和自研行為，全球三大處理器頭部廠商都在向CPU+GPU+FPGA/NPU的方向靠攏，構(gòu)建超異構(gòu)計(jì)算體系。

NVIDIA擬收購(gòu) Arm，其目的在于增強(qiáng)其服務(wù)器CPU能力，雖然最終未能收購(gòu)成功，NVIDIA仍獲得了未來(lái)10年Arm開(kāi)發(fā)授權(quán)。

AMD對(duì)賽靈思的收購(gòu)，也釋放出強(qiáng)化異構(gòu)計(jì)算布局的信號(hào)，成功彌補(bǔ)了FPGA短板。同時(shí)，賽靈思在異構(gòu)計(jì)算上也有所積累，已推出Versal ACAP異構(gòu)計(jì)算平臺(tái)，以縮短車載多傳感器同步和融合所帶來(lái)的系統(tǒng)整體響應(yīng)時(shí)間。冥冥之中，超異構(gòu)計(jì)算時(shí)代已起飛。

03Chiplet，超異構(gòu)未來(lái)驅(qū)動(dòng)力

在“超異構(gòu)”的三大核心能力中，被通俗地解釋為 “樂(lè)高積木” 的Chiplet技術(shù)，被視為“超異構(gòu)”的關(guān)鍵驅(qū)動(dòng)力。這正是AMD在新一代5nm Zen 4架構(gòu)中采用，并與臺(tái)積電聯(lián)合研發(fā)的用于CPU封裝的技術(shù)。與傳統(tǒng)芯片設(shè)計(jì)方式相比，Chiplet具有迭代周期快，成本低，良率高等一系列優(yōu)勢(shì)：

Intel Ponte Vecchio Suspended

降低芯片成本

SoC設(shè)計(jì)的一大難題是，不同的模塊對(duì)制程的敏感度不同，如模擬電路、大功率 I/Os 、射頻等對(duì)制程不敏感，沒(méi)有使用高端制程的必要。所以，如果可以將像搭積木一樣制造芯片，針對(duì)功能選擇合適的制程，不但能讓芯片尺寸變得更小，還可以提高良率，降低制造成本，實(shí)現(xiàn)性能[敏感詞]化；此外，基于 Chiplet 設(shè)計(jì)的SoC 還可對(duì)外采購(gòu)具備特定功能的裸片，以節(jié)省自身的開(kāi)發(fā)和驗(yàn)證成本。

縮減芯片開(kāi)發(fā)周期

與從0開(kāi)始開(kāi)發(fā)一款 SoC 相比，Chiplet 能大幅縮減芯片開(kāi)發(fā)周期，幫助芯片公司盡快推出產(chǎn)品，贏得競(jìng)爭(zhēng)優(yōu)勢(shì)和市場(chǎng)份額。

提升設(shè)計(jì)靈活性

通過(guò)3D高密度互聯(lián)技術(shù)，對(duì)連接到底層邏輯芯片的模塊芯片在原則上沒(méi)有限制。廠商可以根據(jù)模塊的特點(diǎn)，選擇性價(jià)比[敏感詞]的工藝節(jié)點(diǎn)進(jìn)行制造，提升芯片設(shè)計(jì)的靈活性。同時(shí)，通過(guò)3D高密度集成，Chiplet 能幫助增加芯片核心單元面積，提高單芯片算力。

拓寬下游市場(chǎng)

由于目前的芯片下游市場(chǎng)高度細(xì)分，很多細(xì)分市場(chǎng)的終端出貨量不足以支撐 SoC 高昂的 Mask 成本，芯片設(shè)計(jì)公司只會(huì)針對(duì)下游出貨量較大（如智能手機(jī)）或利潤(rùn)較高的市場(chǎng)。而基于 Chiplet 的設(shè)計(jì)，可以讓芯片設(shè)計(jì)公司針對(duì)規(guī)模適中的市場(chǎng)（智能汽車/服務(wù)器等）以較低的成本開(kāi)發(fā)出高性能的解決方案，擴(kuò)寬了下游市場(chǎng)。

04Chiple行業(yè)生態(tài)

目前，全球芯片行業(yè)的各頭部公司都在探索chiplet的研發(fā)應(yīng)用，其行業(yè)生態(tài)也在逐漸形成。

今年3月，全球芯片頭部制造企業(yè)Intel、AMD、ARM、Google Cloud、Meta、Microsoft、Qualcomm、Samsung、TSMC等聯(lián)合宣布成立Chiplet聯(lián)盟，并推出了一個(gè)全新的通用芯片互連標(biāo)準(zhǔn)（UCle），該組織發(fā)布了一種新的開(kāi)放式芯片間互連規(guī)范，使芯粒能夠在封裝中相互通信。借助UCIe平臺(tái)，巨頭們將打造更加完整的Chiplet生態(tài)系統(tǒng)，并呼吁更多半導(dǎo)體企業(yè)的加入。

以Chiplet為核心的技術(shù)方案，正成為行業(yè)頭部企業(yè)布局的關(guān)鍵。在巨頭們的推動(dòng)下，相信我們?cè)谖磥?lái)很快會(huì)看到Chiplet的新一波爆發(fā)。作為一種既能延續(xù)性能增長(zhǎng)，又能相對(duì)控制成本的新技術(shù)，Chiplet在高性能計(jì)算、自動(dòng)駕駛等領(lǐng)域已成為業(yè)界共識(shí)，并向更多的市場(chǎng)領(lǐng)域擴(kuò)展。當(dāng)然，這一切都離不開(kāi)先進(jìn)封裝的進(jìn)步。

結(jié)語(yǔ)

在AMD、Intel等大廠不斷推動(dòng)下，基于超異構(gòu)架構(gòu)的Chiplet技術(shù)，正因其設(shè)計(jì)靈活、良率高、成本低等特性聲名鵲起。而一系列產(chǎn)品的成功問(wèn)世，也再次佐證，Chiplet或?qū)⒊蔀槲磥?lái)SoC設(shè)計(jì)的主流趨勢(shì)之一。

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