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發(fā)布時(shí)間:2023-02-16作者來(lái)源:薩科微瀏覽:2574
如曲線①所示,輸入電壓較低時(shí)就達(dá)到了VEN的使能閾值,使能芯片輸出,此時(shí)輸出受到輸入波動(dòng)的影響且上電緩慢,影響了后級(jí)電路的工作穩(wěn)定性;
如曲線②所示,輸入電壓VIN上升到70%~80%的時(shí)候,VEN才到達(dá)使能閾值,此時(shí)芯片輸出摒除了輸入電源的不穩(wěn)定階段,上電迅速,輸出平穩(wěn),減小了輸入電壓波動(dòng)的影響;
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